Tijdens de training wordt de basiskennis opgefrist en zullen nieuwe aspecten van VHDL aan de orde komen.

De cursist leert hoe m.b.v. de Intel® Quartus® Prime software een FPGA of CPLD ontwerp kan worden ontwikkeld.

Deze training leert u hoe u snel designs maakt voor Intel® FPGA's met gebruik van Platform Designer system integration tool (voorheen bekend als Qsys).

Deze training leert u een Nios® II 32-bit microprocessor soft core te integreren in uw FPGA design.

Tijdens deze training leert u een design te begrenzen en te analyseren voor timing m.b.v. de timing analyzer in de Intel® Quartus® Prime Software.

Deze training biedt een degelijke basis voor het gebruik van VHDL i.v.m. het ontwerp van complexe digitale ontwerpen.

Tijdens de training wordt de basiskennis opgefrist en zullen nieuwe aspecten van VHDL aan de orde komen.

De cursist leert hoe m.b.v. de Intel® Quartus® Prime software een FPGA of CPLD ontwerp kan worden ontwikkeld.

Deze training leert u hoe u snel designs maakt voor Intel® FPGA's met gebruik van Platform Designer system integration tool (voorheen bekend als Qsys).

Tijdens deze training leert u een design te begrenzen en te analyseren voor timing m.b.v. de timing analyzer in de Intel® Quartus® Prime Software.

Deze training biedt een degelijke basis voor het gebruik van VHDL i.v.m. het ontwerp van complexe digitale ontwerpen.

Tijdens de training wordt de basiskennis opgefrist en zullen nieuwe aspecten van VHDL aan de orde komen.

De cursist leert hoe m.b.v. de Intel® Quartus® Prime software een FPGA of CPLD ontwerp kan worden ontwikkeld.

Deze training leert u hoe u snel designs maakt voor Intel® FPGA's met gebruik van Platform Designer system integration tool (voorheen bekend als Qsys).

Deze training leert u een Nios® II 32-bit microprocessor soft core te integreren in uw FPGA design.

Tijdens deze training leert u een design te begrenzen en te analyseren voor timing m.b.v. de timing analyzer in de Intel® Quartus® Prime Software.

In deze training leert u een ARM® Cortex®-A9 Hard Processor System (HPS) te integreren in uw Cyclone® V, Arria® V, & Arria 10 SoCs.

Deze training biedt een degelijke basis voor het gebruik van VHDL i.v.m. het ontwerp van complexe digitale ontwerpen.

Tijdens de training wordt de basiskennis opgefrist en zullen nieuwe aspecten van VHDL aan de orde komen.

Deze training leert u hoe u snel designs maakt voor Intel® FPGA's met gebruik van Platform Designer system integration tool (voorheen bekend als Qsys).

De cursist leert hoe m.b.v. de Intel® Quartus® Prime software een FPGA of CPLD ontwerp kan worden ontwikkeld.

Deze training leert u een Nios® II 32-bit microprocessor soft core te integreren in uw FPGA design.

Tijdens deze training leert u een design te begrenzen en te analyseren voor timing m.b.v. de timing analyzer in de Intel® Quartus® Prime Software.

Deze training biedt een degelijke basis voor het gebruik van VHDL i.v.m. het ontwerp van complexe digitale ontwerpen.

Tijdens de training wordt de basiskennis opgefrist en zullen nieuwe aspecten van VHDL aan de orde komen.

De cursist leert hoe m.b.v. de Intel® Quartus® Prime software een FPGA of CPLD ontwerp kan worden ontwikkeld.

Deze training leert u hoe u snel designs maakt voor Intel® FPGA's met gebruik van Platform Designer system integration tool (voorheen bekend als Qsys).

Deze training leert u een Nios® II 32-bit microprocessor soft core te integreren in uw FPGA design.

Tijdens deze training leert u een design te begrenzen en te analyseren voor timing m.b.v. de timing analyzer in de Intel® Quartus® Prime Software.

Deze training leert u een Nios® II 32-bit microprocessor soft core te integreren in uw FPGA design.