Intel® Quartus® Prime Software: Timing Analysis with Timing Analyzer

Tijdens deze training leert u het begrenzen en analyseren van een design voor timing m.b.v. de Intel® Quartus® Prime software timing analyzer. Dit omvangt het begrip van FPGA timing parameters, het schrijven van Synopsys Design Contraint (SDC) bestanden, het genereren van diverse timing reports in de timing analyzer en het toepassen van deze kennis op een FPGA design. Daarnaast leert u de basis benodigdheden om er zeker van te zijn dat uw design voldoet aan de timing specificaties. U zult zien hoe makkelijk de timing analyzer het maakt om u daarmee te helpen.

Na afronding van de training bent u in staat om:

• Begrijpen van de timing analyzer timing analysis design flow.
• Pas fundamentele en complexe timingbeperkingen toe op een FPGA-ontwerp.
• Analyseer een FPGA-ontwerp voor timing met behulp van de timing analyzer.
• Schrijf en manipuleer SDC-bestanden voor analyse en beheer van de Intel Quartus Prime compilatie.

Vereiste vaardigheden

• Experience with PCs en Windows operating system.
• Afronding van "The Intel® Quartus® Prime Software: Foundation" online training of instructor-led course OF praktische kennis van de Intel® Quartus® Prime software.

Vereisten

Wij raden aan eerst de volgende trainingen af te ronden:

• The Intel® Quartus® Prime Software: Foundation.
• The Intel® Quartus® Prime Software: Foundation (Standard Edition) (Online Training)

Vervolgtrainingen 

Na afronding van deze training raden we u - in willekeurige volgorde - de volgende trainingen aan:

•  Advanced Timing Analysis with TimeQuest